4. Verilog code for 3 input Gates (Data flow).

// Verilog code for 3 input AND Gate
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: RED-BLUE
// Engineer:
//
// Create Date:    20:36:56 11/06/2016
// Designer Name:  Madhu-Krishna
// Module Name:    and_gate_3in
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////

module  and_gate_3in( input_a,
                                      input_b,
      input_c,
      output_y);

  //INPUTS
     input   input_a;
     input   input_b;
     input   input_c;

  //OUTPUT
    output output_y;

//Declaration of 3 input AND Gate


  assign output_y = (input_a) & (input_b) & (input_c);

endmodule

-----------------------------------------------------------------------------------------------------------------------------------------------

// Verilog code for 3 input OR GATE

`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company: RED_BLUE

// Engineer: 

// 

// Create Date:    20:46:00 11/06/2016 

// Designer Name:  Madhu-Krishna

// Module Name:    or_gate_3in 

// Project Name: 

// Target Devices: 

// Tool versions: 

// Description: 

//

// Dependencies: 

//

// Revision: 

// Revision 0.01 - File Created

// Additional Comments: 

//

//////////////////////////////////////////////////////////////////////////////////

module  or_gate_3in( input_a,

                                    input_b,

    input_c,

    output_y);

 

  //INPUTS

    input     input_a;

    input     input_b;

    input     input_c;

 

  //OUTPUT

    output output_y;

//Declaration of 3 input OR Gate  

  assign   output_y = (input_a) | (input_b) | (input_c);

endmodule  

---------------------------------------------------------------------------------------------------------------------------------------------------

// Verilog code for 3 input NAND GATE

`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company: RED-BLUE 

// Engineer: 

// 

// Create Date:    20:54:35 11/06/2016 

// Designer Name:  Madhu Krishna

// Module Name:    nand_gate_3in 

// Project Name: 

// Target Devices: 

// Tool versions: 

// Description: 

//

// Dependencies: 

//

// Revision: 

// Revision 0.01 - File Created

// Additional Comments: 

//

//////////////////////////////////////////////////////////////////////////////////

module   nand_gate_3in( input_a,

                                         input_b,

 input_c,

 output_y);

 // INPUTS

   input    input_a;

   input    input_b;

   input    input_c;

  

  // OUTPUT

   output  output_y;

  //Declaration of 3 input NAND Gate  

    

  assign output_y = ~((input_a) & (input_b) & (input_c));

endmodule  

-------------------------------------------------------------------------------------------------------------------------------------------------

// Verilog code for 3 input NOR GATE

`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company: RED-BLUE

// Engineer: 

// 

// Create Date:    21:21:42 11/06/2016 

// Designer Name:  Madhu Krishna

// Module Name:    nor_gate_3in 

// Project Name: 

// Target Devices: 

// Tool versions: 

// Description: 

//

// Dependencies: 

//

// Revision: 

// Revision 0.01 - File Created

// Additional Comments: 

//

//////////////////////////////////////////////////////////////////////////////////

module     nor_gate_3in(  input_a,

                                          input_b,

  input_c,

  output_y);

 

  //INPUTS

     input  input_a;

     input  input_b;

     input  input_c;

 

  //OUTPUT

    output  output_y;

//Declaration of 3 input NOR Gate  

  assign  output_y = ~((input_a) | (input_b) | (input_c));

endmodule

--------------------------------------------------------------------------------------------------------------------------------------

// Verilog code for 3 input XOR GATE

`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company:  RED-BLUE

// Engineer: 

// 

// Create Date:    21:35:48 11/06/2016 

// Designer Name:  Madhu Krishna

// Module Name:    xor_gate_3in 

// Project Name: 

// Target Devices: 

// Tool versions: 

// Description: 

//

// Dependencies: 

//

// Revision: 

// Revision 0.01 - File Created

// Additional Comments: 

//

//////////////////////////////////////////////////////////////////////////////////

module   xor_gate_3in( input_a,

                                      input_b,

      input_c,

      output_y);

 // INPUTS

     input   input_a;

     input   input_b;

     input   input_c;

 

 // OUTPUT

   output   output_y;

 //Declaration of 3 input XOR Gate

 

  assign  output_y = (input_a ^ input_b ^ input_c);

 

endmodule

--------------------------------------------------------------------------------------------------------------------------------------

// Verilog code for 3 input XNOR GATE

`timescale 1ns / 1ps

//////////////////////////////////////////////////////////////////////////////////

// Company: RED-BLUE

// Engineer: 

// 

// Create Date:    21:57:26 11/06/2016 

// Designer Name:  MADHU KRISHNA

// Module Name:    xnor_gate_3in 

// Project Name: 

// Target Devices: 

// Tool versions: 

// Description: 

//

// Dependencies: 

//

// Revision: 

// Revision 0.01 - File Created

// Additional Comments: 

//

//////////////////////////////////////////////////////////////////////////////////

module   xnor_gate_3in( input_a,

                                        input_b,

        input_c,

        output_y);

 

  // INPUTS

    input   input_a;

    input   input_b;

    input   input_c;

  

  //OUTPUT

    output   output_y;

//Declaration of 3 input XNOR Gate

  assign  output_y = ~((input_a)^(input_b)^(input_c));  

endmodule

-----------------------------------------------------------------------------------------------------------------------------------------------