13. Verilog code for 4:1 Multiplexer using 2:1 Multiplexer(structural).

// Verilog code for 4:1 MUX using 2:1 MUX  strctural
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: RED-BLUE
// Engineer:
//
// Create Date:    14:39:06 11/09/2016
// Designer Name:  Madhu Krishna
// Module Name:    mux41_u_mux21
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module mux41_u_mux21( input_d0,
                                            input_d1,
                                       input_d2,
                                       input_d3,
                                       sel_0,
                                       sel_1,
                                       output_y);
  //INPUTS
  input  input_d0;
input  input_d1;
input  input_d2;
input  input_d3;
input  sel_0;
input  sel_1;

  //OUPUT
    output   output_y;
     wire     [1:0]mux_com_out;

  // MUX 2:1 Insatantiation Template
    mux2_1_code U_MUX2_1_1 (
    .input_a(input_d0),
    .input_b(input_d1),
    .sel_0(sel_0),
    .output_y(mux_com_out[0])
    );

    mux2_1_code U_MUX2_1_2 (
    .input_a(input_d2),
    .input_b(input_d3),
    .sel_0(sel_0),
    .output_y(mux_com_out[1])
    );

    mux2_1_code U_MUX2_1_3 (
    .input_a(mux_com_out[0]),
    .input_b(mux_com_out[1]),
    .sel_0(sel_1),
    .output_y(output_y)
    );

endmodule

--------------------------------------------------------------------------------------------------------------------------------------------------------------------------